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courageheart/RTL2UVM

Automated UVM testbench generator from Verilog RTL with optional LLM integration for advanced logic creation.

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courageheart/cocotb_primer

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courageheart/tsn-soc forked from lvzhengde/tsn-soc

用于时间敏感网络TSN（Time-Sensitive Network）的SoC设计