@gjm9999
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一些小的python脚本
受verilog-mode的启发，越来越认同代码即注释，注释即代码的思想了。 因此将以注释生成代码的若干脚本汇总在一个工程下，供大家使用。
芯片前端设计验证 根据excel的寄存器描述，生成对应的RTL和RAL
自动生成简单综合环境的脚本
放置一些systemc tlm demo的库
个人常用cbb for verilog
生成uvm仿真环境，还有些问题没有修改
https://github.com/alexforencich/verilog-axi/tree/master 本地副本
https://github.com/pConst/basic_verilog/tree/master 的本地保存
基于VCS仿真环境的汉字波形生成器
verilog-mode github开源库：https://github.com/veripool/verilog-mode.git 因为需要嵌入一些自己的脚本，所以建了这个仓库
用于自动生成verilog rtl的定向用例仿真平台的脚本
脚本培训专栏的代码部分
尼德兰的喵静态网页
年轻人的第一个芯片验证环境
时钟频率、位宽、带宽三者互转的小工具
一个支持二进制/十进制/十六进制原码补码和浮点数的进制转换器
基于verilog语言编写的各种fifo
创建一个简单的握手型uvm随机接口agent
一个小的课设，极简rsic处理器核
